Verbundvorhaben: SolarPark 2.0 - Optimierung von Leistung und Ertrag in Photovoltaikanlagen; Teilvorhaben: Entwicklung eines ASICs für das Sub-MPPT und eines Hochvolt-Prozessmoduls
Zeitraum
2022-07-01 – 2025-06-30
Bewilligte Summe
1.074.308,28 EUR
Ausführende Stelle
Förderkennzeichen
03EE1135E
Leistungsplansystematik
Photovoltaik - andere Strukturen - Sonstiges [EB1042]
Verbundvorhaben
01241370/1 – Solarpark 2.0 - Optimierung von Leistung und Ertrag in Photovoltaikanlagen
Zuwendungsgeber
Bundesministerium für Wirtschaft und Klimaschutz (BMWK.IIB5)
Projektträger
Forschungszentrum Jülich GmbH (PT-J.ESE1)
Förderprogramm
Energie
Im Teilvorhaben wird ein zentraler Baustein des künftigen Sub-MPPT entwickelt. Dieser Baustein ist ein Halbleiter mit integrierter Schaltung und wird als ASIC (Application-Specific-Integrated-Circuit) bezeichnet. Dieser ASIC wird speziell entwickelt um zentrale Aufgaben der Steuerung (Regelung) von Photovoltaik-Anlagen zu übernehmen und dabei deren Effizienz im Verbund zu steigern. Dabei übernimmt der ASIC folgende zentrale Funktionen: Messen, Optimieren und Treiben von externen Power-MOSFETs. Entsprechend der elektrischen Anforderungen muss die Schaltung des Halbleiters entwickelt, gelayoutet, gefertigt und verifiziert werden. Der innovative Ansatz im Teilvorhaben ist dabei eine teils diskrete Schaltung auf Chipebene bereits zu integrieren. Damit können zudem die Gesamtkosten des Sub-MPPT weiter gesenkt werden, wodurch der Einsatz in immer mehr Bereichen ermöglicht würde und damit der Anteil von Photovoltaik am Strommix gesteigert wird. Eine weitere zentrale Aufgabe im Teilvorhaben besteht darin, ein Hochvolt-Prozessmodul zu entwickeln, um die für den ASIC benötigten Bauelemente zur Verfügung zu stellen. Am PREMA-Standort im Mainz befindet sich bereits ein BCD-Prozess bei dem zusätzlich zu bipolaren Strukturen auch C- und DMOS Strukturen auf Wafer gefertigt werden können. Es ergibt sich aus ersten Analysen hinsichtlich der Anforderungen an den ASICs im Sub-MPPT, dass im Rahmen des hier beschriebenen Teilprojektes vor allem Strom- und Spannungsfestigkeit der DMOS-Transistoren auf 1-2 A bei 70 V gesteigert werden müssen, um die geforderten Eigenschaften ermöglichen zu können. Über den bestehenden Prozess hinaus soll ein Hochvolt-Prozessmodul entwickelt werden, welches diese Bauelemente ermöglicht. Im Anschluss an die Verifikation der mit dem zusätzlichen Hochvolt-Prozessmodul hergestellten Wafer wird ein sogenanntes ‚Design-Process-Kit‘ entwickelt auf dessen Grundlage Schaltungsdesign und Layout des ASICs finalisiert wird.